ID บทความ: 000095014 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 29/05/2023

ทําไมตัวสร้างการรับส่งข้อมูล Intel Agilex® 7 FPGA DDR4 IP EMIF 2.0 รับรองสัญญาณล้มเหลวอย่างไม่ถูกต้อง

สิ่งแวดล้อม

  • ซอฟต์แวร์การออกแบบ Intel® Quartus® Prime
  • IP เอฟพีจีเอ Intel® ส่วนประกอบดีบักของอินเทอร์เฟซหน่วยความจำภายนอก
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 20.4 เมื่อผู้ใช้กําหนดค่า TG2 ให้เปิดใช้งานโหมด เงินคืนสู่ที่อยู่เริ่มต้นและจํานวนลูปมากกว่า 1 หากมีการสังเกตการณ์ความล้มเหลวโดย TG2 จะไม่ยืนยันสัญญาณและความหมดเวลาของความล้มเหลว ซึ่งเกิดขึ้นเมื่อ TG2 เข้าสู่ขั้นตอนการอ่านเป้าหมายเพื่อทําการอ่านอีกครั้งไปยังที่อยู่ที่ล้มเหลวและไม่ออกจากขั้น

    ความละเอียด

    ปัญหานี้ได้รับการแก้ไขโดยเริ่มจากซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 21.1

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้