ID บทความ: 000094987 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 18/05/2023

ข้อผิดพลาด (175020): Fitter ไม่สามารถวาง IO_LANE ลอจิกที่เป็นส่วนหนึ่งของ ed_synth_phylite_s20_0_example_design ส่วนประกอบทั่วไปที่มีข้อจํากัด เนื่องจากไม่มีตําแหน่งที่ถูกต้องในภูมิภาคสําหรับตรรกะประเภทนี้

สิ่งแวดล้อม

  • ซอฟต์แวร์การออกแบบ Intel® Quartus® Prime
  • IP เอฟพีจีเอ Intel® Stratix® 20 อินเทอร์เฟซหน่วยความจำภายนอก
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Standard Edition เวอร์ชั่น 20.4 คุณอาจพบปัญหาที่พอดีในขณะที่วาง REFCLK ร่วมกันระหว่างไทล์ IO48 ภายในธนาคารเดียวกันใน PHY Lite Interfaces Intel Agilex® IP FPGA 7

    ความละเอียด

    ข้อผิดพลาดเหล่านี้เกิดจากการจํากัดฮาร์ดแวร์ Fitter ไม่ได้ตรวจสอบข้อจํากัดตําแหน่ง REFCLK เนื่องจากถือว่า REFCLK ต้องอยู่ในไทล์เดียวกัน

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้