ทําไมข้อผิดพลาดในการคอมไพล์ใน Intel Agilex® 7 Device EMIF IP สําหรับตัวอย่างการออกแบบ VHDL โดยใช้การจําลอง Cadence NCSim* และ/หรือ Cadence Xcelium*

เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 20.1 และก่อนหน้า คุณอาจเห็นข้อผิดพลาดที่คล้ายกันด้านล่างเมื่อรวบรวมตัวอย่างการออกแบบ VHDL สําหรับ Intel Agilex® 7 Device EMIF IP ใน Cadence NCSim* หรือการจําลอง Cadence Xcelium*

ncelab: *E,CFEPLM (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq_arch.sv,15|60): พอร์ตโมดูลต่างประเทศ calbus_rdata_1 ในโหมดต้องเชื่อมโยงกับพอร์ต/สัญญาณของ ED_SIM_EMIF_CAL_ALTERA_EMIF_CAL_IOSSM_210_COHZSBQ_ARCH ส่วนประกอบ/พอร์ตของเอนทิตี (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_ emif_cal_altera_emif_cal_iossm_210_cohzsbq.vhd: แถวที่ 65, ตําแหน่ง 66)

ncelab: *E,CFEPLM (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq_arch.sv,15|60): พอร์ตโมดูลต่างประเทศ calbus_seq_param_tbl_1 ของโหมดที่อยู่ภายในต้องเชื่อมโยงกับพอร์ต/สัญญาณของ ED_SIM_EMIF_CAL_ALTERA_EMIF_CAL_IOSSM_210_COHZSBQ_ARCH ส่วนประกอบ/พอร์ต (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq.vhd: แถวที่ 65, ตําแหน่ง 66)

แก้ไขปัญหานี้แล้ว เริ่มต้นด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition v21.3