ID บทความ: 000094923 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 06/10/2025

ทําไมการจําลองการออกแบบตัวอย่าง IP MAC Ethernet 10G การหน่วงเวลาต่ํา Stratix®10 FPGA ไม่ทํางาน

สิ่งแวดล้อม

    Intel® Quartus® Prime Pro Edition
    IP เอฟพีจีเอ Intel® Ethernet 10G MAC ความหน่วงแฝงต่ำ
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.1 หรือก่อนหน้า ข้อผิดพลาดต่อไปนี้จะปรากฏในการจําลองเมื่อใช้ตัวอย่างการออกแบบที่สร้างขึ้นโดยการตั้งค่าล่วงหน้า 10M/100M/1G/2.5G/5G/10G (USXGMII)


# ** ข้อผิดพลาด: .. /รุ่น/altera_eth_top.sv(128): ไม่มีการกําหนดโมดูล 'altera_eth_top_auto_tiles'

ความละเอียด

ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.2

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Intel® Stratix® 10 FPGA และ SoC FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทําขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรพึ่งพาความสมบูรณ์หรือความถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคําแปล เวอร์ชันภาษาอังกฤษจะมีผลบังคับและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้