ID บทความ: 000094690 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 15/06/2023

ทําไม IP อีเธอร์เน็ต E-Tile สําหรับ FPGA Intel Agilex® 7 ติดอยู่ระหว่างการกําหนดค่าใหม่แบบไดนามิก 100G-PAM4

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® E-tile Hard IP สำหรับ Ethernet
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากข้อบกพร่องใน IP อีเธอร์เน็ต E-Tile สําหรับ FPGA Intel Agilex® 7 หากคุณใช้การรีเซ็ต IP (i_csr_rst_n) ในระหว่างกระบวนการกําหนดค่าใหม่แบบไดนามิก "DR_busy" จะไม่สามารถติดขัด "wait_for_ehipg_cfg_load_done" ได้ สถานการณ์นี้ไม่สามารถกู้คืนได้โดยรีเซ็ต IP การดาวน์โหลดภาพ FPGA ใหม่เท่านั้นที่สามารถกู้คืนลิงก์ได้

    ความละเอียด

    ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 23.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7 F-ซีรีส์

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้