คำอธิบาย
คุณอาจได้รับข้อผิดพลาดนี้เมื่อตัวส่งสัญญาณ LVDS SERDES Intel® FPGA IP ขับเคลื่อนด้วย PLL จากธนาคาร I/O ที่อยู่ติดกันในอุปกรณ์ intel® Arria® 10
ซอฟต์แวร์ Intel® Quartus® Prime Pro Edition ไม่อนุญาตให้ PLL I/O ส่งสัญญาณผ่านสัญญาณผ่าน I/O ที่อยู่ติดกัน ซึ่งจะส่งผลให้ค่า Jitter เพิ่มขึ้นบนช่องสัญญาณ TX ที่เกิดจากพาธนาฬิกาที่ข้ามคอร์ / Cascaded PLLs
ความละเอียด
หาก I/O Bank PLL ขับเคลื่อนช่องสัญญาณส่งสัญญาณในธนาคาร I/O ที่อยู่ติดกัน จะต้องขับเคลื่อนช่องทางส่งสัญญาณอย่างน้อยหนึ่งช่องในธนาคารเดียวกัน
Intel® Arria® 10 Core Fabric และคู่มือ I/Os สําหรับวัตถุประสงค์ทั่วไปจะได้รับการอัปเดตเพื่อเน้นแนวทางการจัดวาง LVDS ดังที่แสดงด้านล่าง:
PLL ของธนาคาร I/O สามารถขับเคลื่อนช่องสัญญาณตัวส่งสัญญาณที่แตกต่างกันในธนาคาร I/O ที่อยู่ติดกันเฉพาะในเงื่อนไขต่อไปนี้:
- อินเทอร์เฟซเป็นอินเทอร์เฟซตัวส่งสัญญาณ LVDS SERDES Intel® FPGA IP ที่กว้างซึ่งครอบคลุมธนาคาร I/O หลายธนาคาร
- เมื่อ เปิดใช้งาน tx_outclock แล้ว ตัวส่งสัญญาณจะมีช่องสัญญาณมากกว่า 22 ช่อง
- เมื่อ ปิดใช้งาน tx_outclock ตัวส่งสัญญาณจะมีช่องสัญญาณมากกว่า 23 ช่อง
- นอกจากนี้ PLL ยังขับเคลื่อนช่องทางส่งสัญญาณอย่างน้อยหนึ่งช่องในธนาคาร I/O ของตัวเอง