ID บทความ: 000094606 ประเภทข้อมูล: การบำรุงรักษาและประสิทธิภาพ การตรวจสอบครั้งล่าสุด: 06/08/2024

ทําไม PFL-II IP ไม่ตรงตามข้อกําหนดด้านเวลาของ Agilex™ 7 'nCONFIG high to nSTATUS high' สําหรับการกําหนดค่า FPGA

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 20.1 เวลา IP PFL-II ออกที่ 5ms เวลาการกําหนดค่าสูงสุดที่คาดไว้จากเอกสารข้อมูลคือ 20ms สําหรับ Agilex™ 7

    ความละเอียด

    เพื่อหลีกเลี่ยงปัญหานี้ ผู้ใช้สามารถเปลี่ยนพารามิเตอร์ระดับบนสุดของ IP ที่เรียกว่า 'CONF_WAIT_TIMER_WIDTH' โดยเพิ่ม +2

    ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.2

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้