เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 22.4 F-Tile DisplayPort Intel® FPGA IP Design Example พบข้อบกพร่องในโมเดลการจําลองที่ Rx Phy Top จําลองพฤติกรรมการย้อนกลับเลนฮาร์ดแวร์ที่การ์ดลูกของ DisplayPort FMC ต้องใช้ แต่การทดสอบการจําลองล้มเหลวในการรวมการกลับเลนเดียวกัน
ซึ่งทําให้ Rx CRC แสดงค่าที่ไม่ถูกต้อง
หากต้องการแก้ไขปัญหานี้สําหรับซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 22.4 ให้ย้อนกลับข้อมูลคู่ขนาน Tx โดยทําตามขั้นตอนที่แสดงด้านล่าง:
แก้ไข ไฟล์ "<project>/simulation/rtl/tx_phy/tx_phy_top.sv"
เปลี่ยนตัวนําด้านล่าง:
พารามิเตอร์ LANE_POLARITY_INVERTED = 0
และ เพิ่ม รหัสด้านล่าง:
มอบหมาย gxb_tx_clkout = tx_ls_clkout[3]
มอบหมาย tx_cadence_fast_clk = tx_syspll_clkout[3]
กําหนด tx_parallel_data = (dp_tx_link_rate_sync < 8'd6) ?
{24'd0,tx_parallel_data_i[16+:16],1'd0,tx_parallel_valid[0],22'd0,tx_parallel_data_i[0+:16]
24'd0,tx_parallel_data_i[56+:16],1'd0,tx_parallel_valid[1],22'd0,tx_parallel_data_i[40+:16],
24'd0,tx_parallel_data_i[96+:16],1'd0,tx_parallel_valid[2],22'd0,tx_parallel_data_i[80+:16],
24'd0,tx_parallel_data_i[136+:16],1'd0,tx_parallel_valid[3],22'd0,tx_parallel_data_i[120+:16]} :
{20'd0,tx_parallel_data_i[20+:20],1'd0,tx_parallel_valid[0],18'd0,tx_parallel_data_i[0+:20],
20'd0,tx_parallel_data_i[60+:20],1'd0,tx_parallel_valid[1],18'd0,tx_parallel_data_i[40+:20],
20'd0,tx_parallel_data_i[100+:20],1'd0,tx_parallel_valid[2],18'd0,tx_parallel_data_i[80+:20],
20'd0,tx_parallel_data_i[140+:20],1'd0,tx_parallel_valid[0],18'd0,tx_parallel_data_i[120+:20]};
ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 23.1