ID บทความ: 000094408 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 02/12/2024

ทําไมการจําลอง VHDL การออกแบบ Serial Lite III Streaming FPGA IP จึงล้มเหลวโดยใช้ซอฟต์แวร์ QuestaSim และ Questa*- FPGA Edition

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.1 คุณอาจสังเกตเห็นความล้มเหลวในการจําลอง VHDL สําหรับการออกแบบ Serial Lite III Streaming IP ด้วยโหมดการจับเวลามาตรฐานสําหรับอุปกรณ์ Stratix® 10 L/H-tile เมื่อใช้ซอฟต์แวร์ QuestaSim และ Questa*- FPGA Edition เวอร์ชันล่าสุด

    ความละเอียด

    เพื่อหลีกเลี่ยงความล้มเหลวในการจําลองนี้ คุณสามารถใช้ Questa Simulator เวอร์ชัน 2022.1 รุ่นก่อนหน้า

    ปัญหานี้จะได้รับการแก้ไขในรุ่นอนาคตของซอฟต์แวร์ Quartus® Prime Pro Edition

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 5 ผลิตภัณฑ์

    เอฟพีจีเอ SoC Intel® Stratix® 10 AX
    Intel® Stratix® 10 GX FPGA
    Intel® Stratix® 10 MX FPGA
    Intel® Stratix® 10 SX SoC FPGA
    Intel® Stratix® 10 TX FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้