ไม่ บิตส่วนหัว 64b/66b ไม่เป็นไปตามมาตรฐาน IEEE802.3ae เมื่อใช้พีซีที่ปรับปรุงใหม่กับโหมดพื้นฐานใน IP Intel® Stratix® PHY FPGA 10 FPGA 10 ตัวรับส่งสัญญาณ Native PHY Intel® Arria® 10/Cyclone® IP FPGA
มาตรฐาน IEEE802.3ae ต้องส่งและรับ LSB ก่อน โดยวางบิตบ่งชี้การควบคุมที่บิต[0]
แต่บิตส่วนหัวจะถูกส่งเป็น MSB ก่อนเมื่อใช้ตัวรับส่งสัญญาณ L-Tile/H-Tile Native PHY Intel® Stratix® IP FPGA 10 FPGA และตัวรับส่งสัญญาณ Native PHY Intel® Arria® 10/Cyclone® 10 FPGA IP ในพีซีที่ปรับปรุงใหม่ที่มีโหมดพื้นฐาน
ตัวรับส่งสัญญาณ L-Tile/H-Tile Native PHY Intel® Stratix® IP FPGA 10 FPGA IP และตัวรับส่งสัญญาณ Native PHY Intel® Arria® 10/Cyclone® 10 FPGA IP เป็นไปตามมาตรฐาน IEEE802.3ae อย่างเต็มที่เมื่อกําหนดค่าในโหมด 10Gbase-R
หากต้องการแก้ไขปัญหานี้ในพีซีที่ปรับปรุงใหม่ที่มีโหมดพื้นฐาน คุณสามารถใช้สิ่งต่อไปนี้:
- สําหรับทิศทางการส่ง: หน่วงเวลา tx_ parallel_data ด้วยหนึ่งรอบสัญญาณนาฬิกาในส่วนที่เกี่ยวกับข้อมูล tx_control
- สําหรับทิศทางการรับสัญญาณ: หน่วงเวลาของข้อมูล rx_control ด้วยรอบสัญญาณนาฬิกาหนึ่งรอบในส่วนที่เกี่ยวข้องกับ rx_data
คุณสามารถอ้างถึงรหัสต่อไปนี้เป็นตัวอย่าง
ปัญหานี้ไม่ส่งผลกระทบต่อการปฏิบัติตาม IEEE802.3ae กับ IP โปรโตคอลตัวรับส่งสัญญาณ Intel ที่ไม่ได้ใช้พีซีที่ปรับปรุงใหม่กับโหมดพื้นฐาน