ทําไม AM_LOCK และ RX_PCS_READY ไม่สอดคล้องเมื่อจําลอง IP อีเธอร์เน็ต Non-PTP E-tile สําหรับ Intel Agilex® 7 FPGA 100GE MAC+PCS ที่มีตัวเลือก RS-FEC (528,514) ตัวอย่างการออกแบบการจําลองแบบมี sim_mode ปิดใช้งาน

เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 22.4 และก่อนหน้า การจําลองไม่ยอมรับ AM_LOCK และ RX_PCS_READY สําหรับการกําหนดค่า IP อีเธอร์เน็ตที่ไม่ใช่ PTP E-tile ต่อไปนี้สําหรับ Intel Agilex FPGA® 100GE MAC+PCS ที่มีตัวอย่างการออกแบบการจําลอง RS-FEC เพิ่มเติม ปัญหาเกิดขึ้นเมื่อมีการแก้ไขพารามิเตอร์ sim_mode สําหรับ E-Tile Hard IP สําหรับ Intel® FPGA IP อีเธอร์เน็ต (ค่าเริ่มต้นที่ไม่ใช่ค่าเริ่มต้น) ดังนี้:

parameter sim_mode = "disable";

ตั้ง ค่า คอน ฟิก:

1. ใต้แท็บ IP:
   1. ตั้งค่า Single 100GE ด้วยตัวเลือก RSFEC หรือ 100GE หรือ 1 ถึง 4 ช่อง 10GE/25GE ที่มีตัวเลือก RSFEC และ PTP เป็นตัวแปรคอร์
   2. ตั้งค่า 100GE Channel เป็น Active Channel เมื่อเริ่มต้น หากคุณเลือก 100GE หรือ 1 ถึง 4 channel 10GE/25GE พร้อมด้วยตัวเลือก RSFEC และ PTP เป็นตัวแปรคอร์
   3. เปิดใช้งาน RSFEC เพื่อใช้คุณสมบัติ RS-FEC

      หมายเหตุ: คุณสมบัติ RS-FEC มีเฉพาะเมื่อคุณเลือก 100GE หรือ 1 ถึง 4 channel 10GE/25GE ที่มีตัวเลือก RSFEC และ PTP เป็นตัวแปรคอร์

2. ภายใต้แท็บ 100GE:
   1. ตั้งค่า 100G เป็นอัตราอีเธอร์เน็ต
   2. ตั้งค่า MAC+PCS เป็น Select Ethernet IP Layers เพื่อสร้างอินสแตนซ์เลเยอร์ของ MAC และ PCS หรือ MAC+PCS+(528,514)RSFEC/MAC+PCS+(528,514)RSFEC เพื่อสร้างอินสแตนซ์ให้กับ MAC และ PCS ที่มีคุณสมบัติ RS-FEC

หากต้องการปิดใช้งานพารามิเตอร์ sim_mode สําหรับ E-Tile Hard IP สําหรับ Intel® FPGA IP อีเธอร์เน็ตอย่างถูกต้อง ให้ทําการเปลี่ยนแปลงต่อไปนี้:

สําหรับการออกแบบที่ไม่มี AN/LT:

1. เปิด <example_design_variation_name>\example_testbench\basic_avl_tb_top.sv.

2. หลังจากการประกาศสัญญาณ ให้ คัดลอก และ วาง บรรทัดต่อไปนี้:

defparam dut.alt_ehipc3_fm_0.alt_ehipc3_fm_hard_inst E100GX4_FEC.altera_xcvr_native_inst.xcvr_native_s10_etile_0_example_design_4ln_ptp.generate_RSFEC_block.inst_ct3_hssi_rsfec.ct3_hssi_rsfec_encrypted_inst.ct1_hssirtl_rsfec_wrap_inst.die_specific_inst.x_rsfec_wrap LOG2_MRK = 10;

สําหรับการออกแบบที่มี AN/LT:

1. Change Link Fall Inhibit Time value in the IP parameter เป็น 2000 ตามที่แสดงไว้ในภาพหน้าจอต่อไปนี้:

2. คลิก สร้าง HDL

3. ทํา การเปลี่ยนแปลง กับ<example_design_variation_name>\example_testbench\basic_avl_tb_top.sv ตามที่ถูกปฏิเสธข้างต้น

เมื่อทําการปรับเปลี่ยนแล้ว ให้เรียกใช้การจําลองตามที่อธิบายไว้ในคู่มือผู้ใช้

ปัญหานี้เกิดขึ้นเนื่องจากได้รับการแก้ไขในการเปิดตัวซอฟต์แวร์ Intel® Quartus® Prime Pro Edition ในอนาคต