ทําไม PLL ไม่สามารถสร้างอินสแตนซ์ได้เมื่อใช้ PHY Lite สําหรับอินเทอร์เฟซแบบขนาน Intel Agilex® 7 FPGA IP

เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 23.1 ทําให้ไม่สามารถสร้างอินสแตนซ์เฟสล็อกลูป (PLL) บนแบงค์ย่อยด้านบนเมื่อใช้ PHY Lite สําหรับอินเทอร์เฟซแบบขนาน Intel Agilex® 7 FPGA IP

เพื่อหลีกเลี่ยงปัญหานี้ อินพุตสัญญาณนาฬิกาอ้างอิงดิฟเฟอเรนเชียลสามารถสร้างอินสแตนซ์ในแบงก์ย่อยด้านล่างที่ดัชนีพิน 34-35 หรือ 36-37

ในขณะที่อินพุตสัญญาณนาฬิกาอ้างอิงเดี่ยวสามารถสร้างอินสแตนซ์ได้เฉพาะในแบงค์ย่อยด้านล่างที่ดัชนีพิน 34 หรือ 36

หากคุณต้องการสร้างอินสแตนซ์อินพุตสัญญาณนาฬิกาอ้างอิงในธนาคารย่อยด้านบน คุณต้องเพิ่มการกําหนดต่อไปนี้ในไฟล์การตั้งค่า Quartus® ( .qsf):

• set_intance_assignment-ชื่อ PLL_REFCLK_INPUT_TYPE NOT_BALANCED -to *arch_inst|phylite_clocking_inst|iopll_inst

ปัญหานี้จะได้รับการแก้ไขในรุ่นอนาคตของซอฟต์แวร์ Intel® Quartus® Prime Pro Edition