ทําไม PLL ไม่สามารถสร้างอินสแตนซ์เมื่อใช้ PHY Lite สําหรับ IP FPGA อินเทอร์เฟซแบบขนาน Agilex™ 7

เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.1 ทําให้เฟสล็อกลูป (PLL) ไม่สามารถสร้างอินสแตนซ์บนธนาคารย่อยด้านบนเมื่อใช้ PHY Lite สําหรับอินเทอร์เฟซแบบขนาน Agilex™ 7 FPGA IP

เพื่อหลีกเลี่ยงปัญหานี้ อินพุตสัญญาณนาฬิกาอ้างอิงดิฟเฟอเรนเชียลสามารถสร้างอินสแตนซ์ในแบงก์ย่อยด้านล่างที่ดัชนีพิน 34-35 หรือ 36-37

ในขณะที่อินพุตสัญญาณนาฬิกาอ้างอิงเดี่ยวสามารถสร้างอินสแตนซ์ได้เฉพาะที่แบงค์ย่อยด้านล่างที่ดัชนีพิน 34 หรือ 36

หากคุณต้องการสร้างอินสแตนซ์อินพุตสัญญาณนาฬิกาอ้างอิงในธนาคารย่อยด้านบน คุณต้องเพิ่มงานต่อไปนี้ในไฟล์การตั้งค่าซอฟต์แวร์ Quartus® Prime Pro Edition ( .qsf):

• set_intance_assignment-ชื่อ PLL_REFCLK_INPUT_TYPE NOT_BALANCED -to *arch_inst|phylite_clocking_inst|iopll_inst

ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วยซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.2