คำอธิบาย
เมื่อใช้ Intel® FPGA IP F-Tile PMA/FEC Direct PHY Multirate ที่เปิดใช้งาน Fiber Channel RSFEC คุณอาจเห็น tx_ready ค้างอยู่ต่ําหลังจากเรียกใช้ tx_reset
ความละเอียด
แม้ว่าไม่จําเป็นต้องใช้เครื่องหมายการจัดแนวเมื่อใช้ RSFEC กับโหมดใยแก้ว คุณยังต้องมอบ tx_am_gen_2x_ack โดยการนับ รอบ tx_clkout เพื่อทําแฮนด์เชค SRC ให้เสร็จสมบูรณ์ จากนั้น tx_ready จะไปสูงหลังจากการจับมือเสร็จสิ้น หมายเหตุนี้จะได้รับการอัปเดตในคู่มือผู้ใช้ F-tile Architecture และ PMA และ FEC Direct PHY IP รุ่นต่อไป