เนื่องจากข้อจํากัดของ PMA ของตัวรับส่งสัญญาณ E-Tile ทําให้ตัวอย่างการออกแบบแบบรวม JESD204C Intel® FPGA IP E-Tile ล้มเหลวเป็นระยะๆ ระหว่างการลิงก์ขึ้น ความล้มเหลวอาจทําให้ Sync Header Lock (SH_LOCK) หรือการล็อกแบบหลายบล็อกเพิ่มเติม (EMB_LOCK) ที่ด้านตัวรับไม่ถูกตรวจสอบ
ปัญหานี้เกิดจากข้อจํากัด E-Tile PMA ที่ TX deskew misalignment เกิดขึ้นเมื่อการรวมช่องสัญญาณและการตั้งค่าโหมดการถ่ายโอนความกว้างสองเท่าของตัวรับส่งสัญญาณ E-Tile PHY IP ดั้งเดิมใน JESD204C Intel® FPGA IP E-Tile ถูกเปิดใช้งาน
ปัญหานี้สามารถตรวจสอบได้โดยใช้ตัวรับส่งสัญญาณ E-Tile Native PHY IP PMA Avalon®อินเทอร์เฟซหน่วยความจําที่แมปที่แอดเดรส 0x9h:
- cfg_tx_deskew_sts[2] (0x9 บิต[4]) แสดง '0'
- cfg_tx_deskew_sts[1:0] (0x9 บิต[3:2]) แสดงไม่ใช่ '11'
เนื่องจากการจํากัด PMA ของตัวรับส่ง E-Tile จึงไม่สามารถรองรับตัวเลือกโหมด bonded ได้อีกต่อไป
ตั้งแต่เวอร์ชัน 23.3 ของซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เท่านั้นที่รองรับโหมดไม่รวม