ID บทความ: 000093528 ประเภทข้อมูล: ข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 06/05/2024

ทําไมการสร้างตัวอย่างการออกแบบ F-Tile JESD204B Agilex™ 7 FPGA IP ล้มเหลวเมื่ออัตราข้อมูลอยู่ระหว่าง 16.3 Gbps ถึง 17.1 Gbps

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® JESD204B
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 22.4 และรุ่นก่อนหน้า คุณอาจเห็นการสร้างตัวอย่างการออกแบบ F-Tile JESD204B Agilex™ 7 FPGA IP ไม่ทํางานเมื่ออัตราข้อมูลอยู่ระหว่าง 16.3 Gbps และ 17.1 Gbps สําหรับอุปกรณ์ระดับความเร็ว PMA ทั้งหมด

    สาเหตุของปัญหานี้คือเฟสล็อกลูป (PLL) ภายในกําลังเลือกไปยังโหมดที่ไม่ถูกต้อง

    ความละเอียด

    ไม่มีวิธีการแก้ไขปัญหา

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้