ID บทความ: 000093339 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 15/11/2023

ทําไมการจําลอง RTL ล้มเหลวด้วย PHY Lite สําหรับอินเทอร์เฟซแบบขนาน Intel Agilex® 7 FPGA IP

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 22.4 คุณอาจเห็นข้อผิดพลาดด้านล่างเมื่อจําลอง PHY Lite สําหรับอินเทอร์เฟซแบบขนาน Intel Agilex® 7 FPGA IP ด้วยทิศทางอินพุตของพินข้อมูลในกลุ่ม

    [662500000] Group0 -- READ, Repeat #0, การถ่ายโอน #0: คาดว่าจะ: e0f0e3203e0f0e32 เทียบกับ Actual: xxxxxxxx000xxxx
[663000000] Group0 -- READ, Repeat #0, Transfer #1: คาดว่าจะ: e07871901e078719 เทียบกับ Actual: xxxxx

    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ ให้ เปลี่ยน การตั้งค่า ประเภทพิน เป็นโหมด สองทิศทาง เพื่อทําการจําลอง PHYlite อย่างถูกต้อง

    ปัญหานี้ได้รับการแก้ไขแล้วเริ่มต้นด้วย Intel® Quartus®ซอฟต์แวร์ Prime Pro Edition เวอร์ชัน 23.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้