ID บทความ: 000093304 ประเภทข้อมูล: การเชื่อมต่อ การตรวจสอบครั้งล่าสุด: 15/11/2023

ทําไมฉันถึงเห็นข้อจํากัดเกี่ยวกับตําแหน่งนาฬิกาอ้างอิงด้วย ASIC Proto I/O Standard ใน PHY Lite สําหรับ Parallel Interface Intel Agilex® 7 FPGA IP

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® Arria® 10 PHY Lite สำหรับอินเทอร์เฟซแบบขนาน
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาใน Intel® Quartus® Prime Pro Edition Sofware เวอร์ชัน 22.4, PHY Lite สําหรับอินเทอร์เฟซแบบขนาน Intel Agilex® 7 FPGA เลน IP ไม่สามารถแชร์กับนาฬิกาอ้างอิงหากมีการใช้มาตรฐาน ASIC Proto I/O

    ความละเอียด

    เพื่อหลีกเลี่ยงปัญหานี้ในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 22.4 ระบุตําแหน่งนาฬิกาอ้างอิงด้วย Intel® Quartus® Prime Pro Edition Pin Planner หรือ Intel® Quartus® Prime Pro Edition Assignment Editor

    ปัญหานี้ได้รับการแก้ไขแล้วเริ่มต้นด้วย Intel® Quartus®ซอฟต์แวร์ Prime Pro Edition เวอร์ชัน 23.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้