คำอธิบาย
เนื่องจากข้อจํากัดของคอร์ CPRI Intel® FPGA IP คุณอาจเห็นข้อความแสดงข้อผิดพลาดด้านบนหากคุณใช้ Intel® FPGA IP CPRI มากกว่าหนึ่งรายการกับการแชร์ RSFEC ในไทล์ e-tile Intel® Stratix® 10 FPGA และ Intel Agilex® 7 FPGA E-tile
ความละเอียด
เพื่อหลีกเลี่ยงปัญหานี้ หลีกเลี่ยงการใช้ Intel® FPGA IP CPRI กับการแชร์ RSFEC
อีกวิธีหนึ่งคือการสร้างและเชื่อมต่อโครงสร้าง MAC และ PHY แยกกันเพื่อให้ PHY IP สามารถแชร์ตําแหน่ง RS-FEC เดียวได้
ปัญหานี้จะไม่ได้รับการแก้ไขในการเปิดตัวคอร์ Intel® FPGA IP CPRI ในอนาคต