ตัวรับส่งสัญญาณ L- และ H-Tile Native PHY Intel® Stratix®ฟังก์ชัน IP rx_pma_clkslip 10 และ rx_bitslip สามารถใช้สําหรับการจัดแนวคํา RX ของตัวรับส่งสัญญาณบนอุปกรณ์ Intel® Stratix® 10 L-Tile และ H-Tile
พอร์ต rx_pma_clkslip จะดําเนินการกับไฟล์แนบขนาดกลางทางกายภาพ (PMA) เมื่อระบุแล้ว จะทําให้ดีซีเรียลไลเซอร์ข้ามบิตซีเรียลหนึ่งบิต หรือหยุดนาฬิกาซีเรียลชั่วคราวหนึ่งรอบเพื่อให้ได้การจัดวางคํา ข้อมูลฟีดที่หยุดชั่วคราวลงในกล่องเกียร์เสริม
พอร์ต rx_bitslip ทําหน้าที่ในการเข้ารหัส sublayer (PCS) ทางกายภาพ เมื่อระบุ rx_parallel_data สลิป 1 บิตสําหรับทุกขอบด้านบวกของอินพุต rx_bitslip การลื่นไถลบิตจะเห็นได้จากเอาต์พุตของกล่องเกียร์
เมื่อใช้กล่องเกียร์ มักจะถูกใช้งานในโหมด 40:66 บิต หากคุณใช้พอร์ต rx_pma_clkslip เพื่อหยุดข้อมูลชั่วคราวบนโดเมน 40 บิต นี่อาจส่งผลให้เกิดการปรับคําให้สอดคล้องกันบนโดเมน 66 บิต
ใช้พอร์ตrx_bitslip IP 10 ตัวรับส่งสัญญาณ L และ H-Tile Native PHY Intel® Stratix® 10 IP สําหรับการกําหนดค่าตัวรับส่งสัญญาณที่ใช้ชุดเกียร์