ID บทความ: 000093044 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 16/08/2023

ทําไมการออกแบบ F-Tile A0 ES ของ Intel Agilex® 7 FPGA ของฉันทํางานไม่ถูกต้องเมื่อโหลดจากแฟลช แต่ทํางานได้อย่างถูกต้องเมื่อโหลดจาก sof (JTAG)

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • อินเตอร์เฟซ
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 22.3 และก่อนหน้านี้สตรีมบิต Intel Agilex® 7 FPGA F-Tile อาจเสียหายในระหว่างกระบวนการแปลง

    โดยทั่วไปปัญหานี้จะเห็นได้โดย F-Tile PCIe IP ที่ล้มเหลวในการเชื่อมต่อรถไฟอย่างถูกต้อง แต่อาจส่งผลกระทบต่อฟังก์ชัน F-Tile อื่นๆ

    ความละเอียด

    เพื่อหลีกเลี่ยงปัญหานี้ในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 22.3 และรุ่นก่อนหน้า ให้ติดตั้งโปรแกรมแก้ไขด้านล่าง คอมไพล์ใหม่ และสร้างไฟล์การเขียนโปรแกรมของคุณใหม่

    ปัญหานี้ถูกกําหนดให้ได้รับการแก้ไขในรุ่นอนาคตของซอฟต์แวร์ Intel® Quartus® Prime Pro Edition

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้