ID บทความ: 000092995 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 06/01/2023

ทําไมจึงมีข้อความแสดงข้อผิดพลาด/คําเตือนในโหมด FASTSIM เมื่อทําการจําลองด้วย IP การตรวจสอบ Synopsys

สิ่งแวดล้อม

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ในโหมด FASTSIM โมเดลนามธรรม PMA แบบง่ายจะใช้เพื่อปรับปรุงเวลาการจําลองโดยรวมสําหรับIntel® FPGA IPสตรีมมิ่ง F-Tile Avalon® สําหรับ PCI Express
เกิดข้อผิดพลาดและข้อความเตือนต่อไปนี้ในโหมด FASTSIM เมื่อทําการจําลองด้วย IP การตรวจสอบ Synopsys
เนื่องจากการสอบเทียบ PHY ถูกบายพาสในการจําลอง คุณสามารถเพิกเฉยต่อข้อความแสดงข้อผิดพลาดและคําเตือนได้อย่างปลอดภัย

UVM_ERROR/p/psg/EIP/synopsys/vip/vg_P-2019.06F/vip/svt/pcie_test_suite_svt/P-2019.06-1/design_dir/src/src/sverilog/vcs/pciesvc_serdes.sv(242) @ 3825 10.547 ns: uvm_test_top.env.pcie_env.rc_env.rc_agent.port0.pl0 [register_fail:ACTIVE_PL_LANE_SERDES:PROTOCOL:serdes_new_min_seen_14] : พบช่วงบิตครึ่งนาทีใหม่ (อยู่ที่ 0.062500 ปัจจุบันอยู่ที่ 0.048750 ns) - SERDES ปลดล็อค

UVM_ERROR/p/psg/EIP/synopsys/vip/vg_P-2019.06F/vip/svt/pcie_test_suite_svt/P-2019.06-1/design_dir/src/src/sverilog/vcs/pciesvc_serdes.sv(242) @ 519982.2 547 ns: uvm_test_top.secondary_tests_1.env.pcie_env.rc_env.rc_agent.port0.pl0 [register_fail:ACTIVE_PL_LANE_SERDES:PROTOCOL:serdes_new_min_seen_1] : พบช่วงครึ่งบิตใหม่ (อยู่ที่ 0.062500 ปัจจุบันอยู่ที่ 0.048750 ns) - SERDES ปลดล็อค

UVM_ERROR/p/psg/EIP/synopsys/vip/vg_P-2019.06F/vip/svt/pcie_test_suite_svt/P-2019.06-1/design_dir/src/sverilog/vcs/pciesvc_serdes.sv(242) @ 5083 34.547 ns: uvm_test_top.env.pcie_env.rc_env.rc_agent.port0.pl0 [register_fail:ACTIVE_PL_LANE_SERDES:PROTOCOL:serdes_new_min_seen_4] : พบช่วงบิตครึ่งนาทีใหม่ (อยู่ที่ 0.062500 ปัจจุบันอยู่ที่ 0.048750 ns) - SERDES ปลดล็อค

UVM_ERROR/p/psg/EIP/synopsys/vip/vg_P-2019.06F/vip/svt/pcie_test_suite_svt/P-2019.06-1/design_dir/src/sverilog/vcs/pciesvc_serdes.sv(242) @ 389018.5 47 ns: uvm_test_top.secondary_tests_3.env.pcie_env.rc_env.rc_agent.port0.pl0 [register_fail:ACTIVE_PL_LANE_SERDES:PROTOCOL:serdes_new_min_seen_3] : พบช่วงครึ่งบิตใหม่ (อยู่ที่ 0.062500 ปัจจุบันอยู่ที่ 0.048750 ns) - SERDES ปลดล็อค

UVM_ERROR/p/psg/EIP/synopsys/vip/vg_P-2019.06F/vip/svt/pcie_test_suite_svt/P-2019.06-1/design_dir/src/sverilog/vcs/pciesvc_serdes.sv(242) @ 510 328.547 ns: uvm_test_top.env.pcie_env.rc_env.rc_agent.port0.pl0 [register_fail:ACTIVE_PL_LANE_SERDES:PROTOCOL:serdes_new_min_seen_3] : พบเห็นช่วงบิตครึ่งนาทีใหม่ (อยู่ที่ 0.062500 ปัจจุบันอยู่ที่ 0.048750 ns) - SERDES ปลดล็อค
 

ความละเอียด

ไม่มีแผนที่จะแก้ไขข้อความแสดงข้อผิดพลาดและคําเตือน

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7 F-ซีรีส์
เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7 I-ซีรีส์

1

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้