ทําไมจึงมีข้อความแสดงข้อผิดพลาดปรากฏขึ้นเมื่อสร้างการออกแบบตัวอย่าง F-Tile Ethernet Intel® FPGA Hard IP Multi-instance IP Core ที่เปิดใช้งานคุณสมบัติ SyncE

เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 22.3 คุณอาจเห็นข้อความแสดงข้อผิดพลาดในแท็บ ข้อความระบบ ของแคตตาล็อก IP เมื่อเป็นไปตามเงื่อนไขทั้งสองต่อไปนี้:

• เปิดใช้งานตัวเลือกเอาต์พุตสัญญาณนาฬิกา CDR เฉพาะ ในแท็บ IP ถูกทําเครื่องหมายเพื่อเปิดใช้งานคุณสมบัติ SyncE
• มีการเลือกหลายอินสแตนซ์ของเมนูคอร์ IP ในแท็บ การออกแบบตัวอย่าง

เพื่อหลีกเลี่ยงปัญหานี้ คุณสามารถสร้าง "อินสแตนซ์เดียวของคอร์ IP" ที่เปิดใช้งานด้วยคุณสมบัติ SyncE และต่อเข้าด้วยกันสําหรับหลายอินสแตนซ์ด้วยตนเอง

ตัวอย่างเช่น คุณสามารถดูแผนภาพ "Clock Connection of Sync-E clock through CDR clock out pin" ตามที่อธิบายไว้ในคู่มือผู้ใช้ F-Tile Ethernet Intel® FPGA Hard IP

ปัญหานี้ได้รับการแก้ไขแล้วเริ่มต้นด้วย Intel® Quartus®ซอฟต์แวร์ Prime Pro Edition เวอร์ชัน 22.4