ทําไมค่าของข้อมูลเสร็จสิ้นเป็นศูนย์เสมอสําหรับเป้าหมาย CFGRd TLP ไปยังพอร์ตอัปสตรีมในการจําลองเมื่อใช้สวิตช์ที่ปรับขนาดได้ FPGA IP สําหรับ PCI Express?

เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 22.3 และรุ่นก่อนหน้า ข้อมูลการเสร็จสิ้นสําหรับเป้าหมาย CFGRd ไปยังพื้นที่การกําหนดค่าพอร์ตอัปสตรีมที่รวดเร็วจึงเป็นศูนย์ในการจําลองเสมอ

เมื่อต้องการแก้ไขปัญหานี้ ให้แก้ไขไดเรกทอรีเส้นทางของ Memory Initialization File (MIF) ด้วยตนเองในแฟ้มที่มีขั้นตอนต่อไปนี้:

1. เปิด ไฟล์ <project_directory>/ip/switch_upstream_port/switch_upstream_port_intel_pcie_sep_ptile_top_0/synth/switch_upstream_port_intel_pcie_sep_ptile_top_0.v
2. เปลี่ยน MIF_DIRECTORY พารามิเตอร์ที่มีพาธโครงการและที่ตั้ง MIF

. MIF_DIRECTORY ("<project_directory>/ip/switch_upstream_port/ switch_upstream_port_intel_pcie_sep_ptile_top_0/intel_pcie_sep_ptile_top_211/synth/sep/mif")