เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 22.3 มีปัญหาในรหัส RTL ของไฟล์ตัวอย่างการออกแบบ F-Tile CPRI PHY Intel® FPGA IP cpriphy_ftile_hw.v สัญญาณสถานะการรีเซ็ต ninit_done จาก Intel® FPGA IP Reset Release ไม่ได้เชื่อมต่อกับพอร์ตรีเซ็ต F-Tile CPRI PHY Intel FPGA IP รีเซ็ต ดังนั้นสัญญาณรีเซ็ตจะไม่มีผลระหว่างการทํางานของฮาร์ดแวร์
คุณสามารถเพิ่มสัญญาณ ninit_done และ init_done ไปยัง i_reconfig_reset i_rest_n i_tx_rst_n และ i_rx_rst_n ในไฟล์ cpriphy_ftile_hw.v ใต้โมดูล dut_wrapper
.i_reconfig_reset (i_reconfig_reset | ninit_done), //active high
.i_rst_n (i_rst_n[cpriphy_inst] & init_done ),
.i_tx_rst_n (i_tx_rst_n[cpriphy_inst] & init_done ),
.i_rx_rst_n (i_rx_rst_n[cpriphy_inst] & init_done ),
ปัญหานี้ได้รับการแก้ไขแล้วเริ่มต้นด้วย Intel® Quartus®ซอฟต์แวร์ Prime Pro Edition เวอร์ชัน 22.4