คำอธิบาย
F-Tile Dynamic Reconfiguration Suite Intel® FPGA IP เวอร์ชั่นคู่มือผู้ใช้: 2022.09.26 และรุ่นก่อนหน้าไม่มีข้อกําหนดสัญญาณนาฬิกาจําลองสําหรับระบบย่อย CPU Nios®
หากช่วงความถี่ที่ระบุไว้ในตารางที่ 7 สัญญาณนาฬิกา จะตามด้วย สําหรับอินพุต i_cpu_clk IP ในการจําลองจะไม่สามารถตรวจสอบ tx/rx_reset_ack หลังจาก tx/rx_reset ถูกยกเลิกการระบุ
- ความถี่ 100 ถึง 250 MHz เมื่อปิดใช้งานการเปิดใช้งานการป้องกัน ECC
- ความถี่ 100 ถึง 200 MHz เมื่อเปิดใช้งานการป้องกัน ECC
ความละเอียด
สําหรับการจําลองเท่านั้น ให้เชื่อมต่อ พิน i_cpu_clk ของ F-Tile Dynamic Reconfiguration Suite Intel® FPGA IP เข้ากับนาฬิกา 100GHz การดําเนินการนี้จะเพิ่มความเร็วในการจําลอง Intel® FPGA IP F-Tile Dynamic Reconfiguration Suite และการจําลอง tx/rx_reset_ack จะถูกส่งอย่างถูกต้อง
ไม่มีแผนที่จะแก้ไขฮาร์ดแวร์สําหรับปัญหานี้ คู่มือผู้ใช้กล่าวถึงข้อกําหนดสัญญาณนาฬิกาการจําลอง