ทําไมจึงมีการรายงานนาฬิกาที่ไม่มีข้อจํากัดในขณะใช้ F-Tile Avalon® Streaming Intel® FPGA IP สําหรับ PCI Express

เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 22.3 คุณอาจเห็นสัญญาณนาฬิกาที่ไม่มีข้อจํากัดเกิดขึ้นจากตัวแบ่งสัญญาณนาฬิกาในตัววิเคราะห์เวลา เมื่อใช้ F-Tile Avalon® Streaming Intel® FPGA IP สําหรับ PCI Express IP หากมีการเปิดใช้งาน F-Tiles หลายตัวและตัวเลือก Clock Source ใน GUI ได้รับการกําหนดค่าเป็นโหมด Clock Divider

เพื่อแก้ไขปัญหานี้ แก้ไข Intel® FPGA IP การสตรีม Avalon® F-Tile สําหรับ PCI Express IP .sdc ดังนี้:

ตัว อย่าง เช่น:

create_generated_clock -name adapter_clk -source *|hdpldadapt_rx_chnl_5|pld_pcs_rx_clk_out1_dcm -master_clock [get_clocks ${ip_inst_name}*|rx_clkout|ch5] -multiply_by 1 -divide_by 2 [get_registers ${ip_inst_name}**|g_halfrate_inst.g_clkdiv_inst.pcie_clk_divider_inst~div_reg] -add
set_clock_groups -asynchronous -group [get_clocks ${ip_inst_name}*|rx_clkout|ch5] -group [get_clocks adapter_clk]

เปลี่ยนเป็น:

create_generated_clock -source *|hdpldadapt_rx_chnl_5|pld_pcs_rx_clk_out1_dcm -master_clock [get_clocks ${ip_inst_name}*|rx_clkout|ch5] -multiply_by 1 -divide_by 2 [get_registers ${ip_inst_name}**|g_halfrate_inst.g_clkdiv_inst.pcie_clk_divider_inst~div_reg] -add
set_clock_groups -asynchronous -group [get_clocks ${ip_inst_name}*|rx_clkout|ch5] -group [get_clocks ${ip_inst_name}*|g_halfrate_inst.g_clkdiv_inst.pcie_clk_divider_inst~div_reg]

ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 22.4