คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 22.3 และรุ่นก่อนหน้า คุณอาจเห็นข้อผิดพลาดภายในนี้เมื่อคอมไพล์ Intel® FPGA IP LVDS SERDES โดยเปิดใช้งานตัวเลือก "ใช้ PLL ภายนอก" ข้อผิดพลาดนี้เกิดขึ้นเมื่อ Intel® FPGA IP IOPLL อีกตัวถูกเรียงซ้อนไปยัง PLL ภายนอก
PLL ภายนอกไม่สามารถเรียงซ้อนจาก PLL อื่นได้ เนื่องจากค่าเบี่ยงเบนสูงเกินไป
ความละเอียด
เพื่อหลีกเลี่ยงข้อผิดพลาดนี้ โปรดตรวจสอบให้แน่ใจว่า PLL ภายนอกของ Intel® FPGA IP LVDS SERDES ไม่เรียงซ้อนจาก PLL อื่น
ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 22.4 และเกิดข้อความแสดงข้อผิดพลาดขึ้น