เครื่องมือดีบักในระบบจํานวนมาก เช่น Signal Tap Logic Analyzer, In-System Sources and Probes หรือดีบักเกอร์ Nios® II ให้ใช้อินเทอร์เฟซ JTAG ใน Altera®FPGAs ซอฟต์แวร์ Quartus® Prime จะสร้าง พิน altera_reserved_tck altera_reserved_tms altera_reserved_tdi และ altera_reserved_tdo โดยอัตโนมัติสําหรับการออกแบบที่ใช้โมดูลที่เข้าถึงได้ JTAG เนื่องจากสาเหตุนี้ ตัววิเคราะห์การกําหนดเวลาจะตั้งค่าสถานะสัญญาณเหล่านี้เป็นไม่มีข้อจํากัดเมื่อมีการสร้างรายงานเส้นทางที่ไม่จํากัด
คุณสามารถจํากัดสัญญาณ JTAG ได้ด้วยการใช้คําสั่ง SDC ของเทมเพลตข้อจํากัดสัญญาณ JTAG
ใน Quartus® Prime GUI ให้ไปที่ ไฟล์ >ไฟล์ข้อจํากัดการออกแบบ>ใหม่ จากนั้น ในเครื่องมือแก้ไขข้อความ ให้คลิกที่ แทรกเทมเพลต จากนั้นเลือก ตัววิเคราะห์การกําหนดเวลา > SDC Cookbook >ข้อจํากัดของสัญญาณ JTAG
กําหนดข้อจํากัดในเทมเพลตเองตามที่ต้องการตามที่ระบุไว้ บันทึกไฟล์ SDC ใหม่ เพิ่มลงในโครงการของคุณและคอมไพล์