ID บทความ: 000092732 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 23/08/2023

ทําไมฉันถึงเห็นข้อผิดพลาดการสร้างลอจิก Intel® Quartus® เมื่อกําหนดค่า Intel® FPGA IP F-tile PMA/FEC Direct PHY เป็น FGT, โหมดการตอกบัตร PLL ของระบบ, ความกว้างเดียว, อินเทอร์เฟซ PMA 16 บิต

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากข้อบกพร่องในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 22.3 และรุ่นก่อนหน้า คุณอาจเห็นข้อผิดพลาดการสร้างลอจิกเมื่อกําหนดค่า F-tile PMA/FEC Direct PHY Intel® FPGA IP เป็น FGT, โหมดการตอกบัตร PLL ของระบบ, ความกว้างเดียว, อินเทอร์เฟซ PMA 16 บิต

    ข้อผิดพลาดการสร้างลอจิก Intel Quartus จะประกอบด้วยต่อไปนี้:

    ข้อผิดพลาด(21843): sys_clk_src == SYS_CLK_SRC_XCVR

    ข้อผิดพลาด(21843): tx_aib_if_fifo_mode == TX_AIB_IF_FIFO_MODE_REGISTER

    ข้อผิดพลาด(21843): tx_en == TRUE

    ข้อผิดพลาด(21843): tx_excvr_if_fifo_mode == TX_EXCVR_IF_FIFO_MODE_PHASECOMP

    ข้อผิดพลาด(21843): tx_primary_use == TX_PRIMARY_USE_DIRECT_BUNDLE

    ข้อผิดพลาด(21843): tx_xcvr_width == TX_XCVR_WIDTH_16

    ความละเอียด

    เพื่อหลีกเลี่ยงข้อผิดพลาดนี้ ให้ทําตามขั้นตอนด้านล่าง:

    1. เปิดไฟล์ *.tlg.rpt ในโฟลเดอร์ output_files

    2. ค้นหา "bb_f_ehip_tx" และ "bb_f_ehip_rx" ภายใต้ส่วน "รายงานการตั้งค่าพารามิเตอร์ IP ของเครื่องมือลอจิก" ของไฟล์ .tlg.rpt และคัดลอกเส้นทางที่เกี่ยวข้องกับ bb_f_ehip_tx และ bb_f_ehip_rx

    ค่า 2 ค่าตามลําดับจะมีลักษณะคล้ายกับตัวอย่างต่อไปนี้:

    fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_tx[0].tx_ehip.x_bb_f_ehip_tx top_devkit เอนทิตี

    fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_rx[0].rx_ehip.x_bb_f_ehip_rx top_devkit เอนทิตี

    3. เพิ่ม การกําหนดไฟล์การตั้งค่า Quartus (QSF) สองรายการต่อไปนี้ด้วยฟิลด์ <value> คือสองเส้นทางที่เกี่ยวข้องที่คัดลอกในขั้นตอนที่ 2

    set_instance_assignment -name HSSI_PARAMETER "tx_primary_use=TX_PRIMARY_USE_BUNDLE_SOFT_PIPE" -to <value>

    set_instance_assignment -ชื่อ HSSI_PARAMETER "rx_primary_use=RX_PRIMARY_USE_BUNDLE_SOFT_PIPE" -to <value>

    การกําหนด QSF ทั้งชุดจะมีลักษณะคล้ายกับตัวอย่างต่อไปนี้:

    set_instance_assignment-ชื่อ HSSI_PARAMETER "tx_primary_use=TX_PRIMARY_USE_BUNDLE_SOFT_PIPE" -to fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_tx[0].tx_ehip.x_bb_f_ehip_tx -entity top_devkit

    set_instance_assignment-ชื่อ HSSI_PARAMETER "rx_primary_use=RX_PRIMARY_USE_BUNDLE_SOFT_PIPE" -to fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_rx[0].rx_ehip.x_bb_f_ehip_rx -top_devkit เอนทิตี

    4.บันทึก qsf และรวบรวมการออกแบบของ

    ปัญหานี้จะได้รับการแก้ไขในรุ่นอนาคตของซอฟต์แวร์ Intel® Quartus Prime Pro Edition

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7 F-ซีรีส์
    เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7 I-ซีรีส์

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้