ID บทความ: 000092652 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 15/08/2023

ทําไมไม่ i_tx_pll_locked การยืนยันหลังจากเปิดใช้งานคุณสมบัติ AN/LT เมื่อใช้ E-Tile Ethernet IP สําหรับ Intel Agilex® 7 FPGA IP

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® E-tile Hard IP สำหรับ Ethernet
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาใน E-Tile Hard IP สําหรับ Ethernet และ E-Tile CPRI PHY Intel® FPGA IP คู่มือผู้ใช้ เมื่อคุณติดตามลําดับการรีเซ็ตฮาร์ดภายนอกด้วยการเปิดใช้งาน AN/LT คุณจะเห็น i_tx_pll_locked ยังคงอยู่ต่ําเมื่อ i_csr_rst_n=1'b0

    ความละเอียด

    เพื่อหลีกเลี่ยงปัญหานี้ i_csr_rst_n หลังจาก ninit_done โดยไม่ต้องรอ i_tx_pll_locked = 1'b1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA
    เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้