คำอธิบาย
เมื่อจําลองตัวอย่างการออกแบบ Intel® FPGA IP ที่ไม่ใช่ AXI F-tile SDI II ในรูปแบบไฟล์ VHDL โดยใช้ตัวจําลอง Xcelium คุณอาจเห็นข้อความแสดงข้อผิดพลาดต่อไปนี้ด้านล่าง:
- xmvhdl_p: *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd,751): พอร์ต verilog (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_coreclkin) ของอินพุตโหมดต้องใช้การเชื่อมโยงในด้านแผนที่โดยนัย
- xmvhdl_p: *e, vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd,751): verilog port (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_cadence_fast_clk) ของอินพุตโหมดต้องมีความเชื่อมโยงในแง่มุมที่ชัดเจนของแผนที่
- xmvhdl_p: *e, vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd,751): verilog port (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_cadence_slow_clk) ของอินพุตโหมดต้องมีความเชื่อมโยงในด้านแผนที่โดยนัย
- xmvhdl_p: *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd,751): พอร์ต verilog (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_pll_refclk_link) ของอินพุตโหมดต้องการการเชื่อมโยงในแง่มุมที่ชัดเจนของแผนที่
- xmvhdl_p: *e, vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_wvmgbji.vhd,720): verilog port (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_sqqzlai.tx_pll_refclk_link) ของอินพุตโหมดต้องการการเชื่อมโยงในแง่มุมที่ชัดเจนของแผนที่
- xmelab: *e,cuvmur (sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa.sv,1335|84): อินสแตนซ์ 'tb_top.du_inst.sdi_tr_du_sys_inst:rx_phy:rx_phy u_base_profile' ของหน่วยออกแบบ 'sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq' ยังไม่ได้รับการแก้ไขใน 'directphy_f_dr_200.sdi_tr_du_sys_rx_phy_directphy_dr_200_fwyfaxa: โมดูล'
- xmelab: *e,cuvmur (sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa.sv,1367|90): อินสแตนซ์ 'tb_top.du_inst.sdi_tr_du_sys_inst:rx_phy:rx_phy. u_sec_profile1' ของหน่วยออกแบบ 'sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_wvmgbji' ยังไม่ได้รับการแก้ไขใน 'directphy_f_dr_200.sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa: โมดูล'
ปัญหานี้เกิดขึ้นเนื่องจากบางพอร์ตหายไปเมื่อ F-tile PMA/FEC Direct PHY Multirate Intel® FPGA IP รวมอยู่ในตัวอย่างการออกแบบ F-tile SDI II Intel FPGA IP
ความละเอียด
ปัญหานี้ได้รับการแก้ไขแล้วตั้งแต่ในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 22.4