ทําไมตัวอย่างการออกแบบหลายอินสแตนซ์ของฉันสําหรับ Intel® FPGA Hard IP F-tile Ethernet จึงล้มเหลวในการได้รับลิงก์เป็นระยะๆ

เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 22.3 ลอจิกรีเซ็ตสําหรับตัวอย่างการออกแบบหลายอินสแตนซ์สําหรับ Intel® FPGA Hard IP F-tile Ethernet อย่างไม่ถูกต้อง นี่นําไปสู่ความล้มเหลวในการเชื่อมต่อเป็นระยะ ๆ เมื่อนําตัวอย่างการออกแบบมาใช้ครั้งแรก ปัญหานี้เกิดขึ้นกับตัวอย่างการออกแบบหลายอินสแตนซ์โดยไม่คํานึงถึง IP Variant

เมื่อต้องการหลีกเลี่ยงปัญหานี้ ให้ทําตามขั้นตอนต่อไปนี้:

1. ไปที่ชื่อตัวอย่าง<ออกแบบ>/hardware_test_design/ ไดเรกทอรี
2. เปิด ไฟล์ eth_f_hw.v นี่คือระดับสูงสุดของตัวอย่างการออกแบบ
3. เปลี่ยน บรรทัดต่อไปนี้:

จาก:

กําหนด rst_n[i] = arst;

ถึง:

กําหนด rst_n[i] = source_rst_n;

4. คอมไพล์ ตัวอย่างการออกแบบ

ปัญหานี้ได้รับการแก้ไขแล้วเริ่มต้นด้วย Intel® Quartus®ซอฟต์แวร์ Prime Pro Edition เวอร์ชัน 22.4