คำอธิบาย
เนื่องจากปัญหาที่คุณบูต spl (u-boot-socfpga-v2022.01) สําหรับ FPGA SoC Agilex™ 7 คุณอาจไม่สามารถเข้าถึงพื้นที่ HPS DDR ทั้งหมดเมื่อเปิดใช้งาน HPS EMIF ด้วยตัวแปลงอัตราครึ่งอัตรา (HRC) ในและอัตราไตรมาส ตัวอย่างเช่น หาก HPS EMIF เป็นการกําหนดค่า 2GB HPS จะสามารถเข้าถึงได้ครึ่งแรกของ 2GB และครึ่งหลังของ 2GB เป็นเพียงนามแฝงสําหรับครึ่งแรก
ความละเอียด
เพื่อหลีกเลี่ยงปัญหานี้ คุณต้องเปลี่ยนซอร์สโค้ดใน u-boot-socfpga/drivers/ddr/altera/sdram_agilex.c(81) จาก
update_value |= (hmc_readl(plat, CTRLCFG3) &0x4);
ถึง
update_value |= 0x4;
ข้อมูลเพิ่มเติม
ปัญหานี้ได้รับการแก้ไขกับคุณ-boot-spl (u-boot-socfpga-v2023.01)