ทําไมตัวอย่างการออกแบบ F-Tile PMA/FEC Direct PHY FPGA IP ล้มเหลวที่การสร้างลอจิกสําหรับอุปกรณ์ FPGA Agilex™ 7

เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 22.1 F-Tile PMA/FEC FPGA IP สําหรับอุปกรณ์ FPGA Agilex™ 7 จะล้มเหลวระหว่างกระบวนการคอมไพล์เมื่อคุณเปิดใช้งานความกว้างสองเท่าด้วย PMA Width 16 ข้อความแสดงข้อผิดพลาดต่อไปนี้จะปรากฏในระหว่างขั้นตอนการสร้างลอจิก

• ข้อผิดพลาด(21843): ความขัดแย้ง 0
• ข้อผิดพลาด(21843): กฎ: gdr_wrapper::topology_mapping_mux_rule @
• ข้อผิดพลาด (21842): ไม่สามารถสร้างตรรกะการสนับสนุนเนื่องจากส่วนประกอบ IP ที่ใช้ในการออกแบบมีการตั้งค่าที่ขัดแย้งกัน
• ข้อผิดพลาด(21843): as.sw_topology != UX16E400GPTP_XX_DISABLED_XX_DISABLED || gdr.z1577a.topology == UX16E400GPTP_XX_DISABLED_XX_DISABLED
• ข้อผิดพลาด(21843): กฎ:gdr_virtual_channel::topo_and_stream_down_to_maib_adapter_tx_and_rx_fifo_mode_and_width_rules@ gdr
• ข้อผิดพลาด(21843): gdr.z1577a.โทโพโลยี !=UX16E400GPTP_XX_DISABLED_XX_DISABLED ||gdr.z1577a.u_e400g_top.e400g_stream15_tx_en == FALSE ||gdr.z1577a.u_e400g_top.e400g_stream15_sys_clk_src !=E400G_STREAM15_SYS_CLK_SRC_XCVR ||
  gdr.z1577a.u_e400g_top.e400g_stream15_tx_aib_if_fifo_mode !=E400G_STREAM15_TX_AIB_IF_FIFO_MODE_REGISTER ||gdr.z1577a.u_e400g_top.e400g_stream15_tx_excvr_if_fifo_mode !=E400G_STREAM15_TX_EXCVR_IF_FIFO_MODE_PHASECOMP ||
  gdr.z1577a.u_e400g_top.e400g_stream15_tx_primary_use !=E400G_STREAM15_TX_PRIMARY_USE_DIRECT_BUNDLE ||gdr.z1577a.u_e400g_top.e400g_stream15_tx_xcvr_width ภายใน {E400G_STREAM15_TX_XCVR_WIDTH_10, E400G_STREAM15_TX_XCVR_WIDTH_20, E400G_STREAM15_TX_XCVR_WIDTH_32}
• ข้อผิดพลาด(21843): as.sw_topology == UX16E400GPTP_XX_DISABLED_XX_DISABLED
• ข้อผิดพลาด(21843): user.bb_f_ehip_tx[0] ->MAC_LOOPBACK PCSMAC.fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_tx[0].tx_ehip.x_bb_f_ehip_tx
• ข้อผิดพลาด(21843): is_used == TRUE Error(21843): ตําแหน่งที่ตั้ง == E400G_25G_15
• ข้อผิดพลาด(21843): sys_clk_src== SYS_CLK_SRC_XCVR
• ข้อผิดพลาด(21843): tx_aib_if_fifo_mode == TX_AIB_IF_FIFO_MODE_REGISTER
• ข้อผิดพลาด(21843): tx_primary_use == TX_PRIMARY_USE_DIRECT_BUNDLE
• ข้อผิดพลาด(21843): tx_xcvr_width == TX_XCVR_WIDTH_16

ปัญหานี้เกิดขึ้นเนื่องจาก F-Tile PMA/FEC FPGA IP ไม่รองรับความกว้าง PMA = 16 เมื่ออยู่ในโหมดความกว้างคู่

เพื่อหลีกเลี่ยงปัญหานี้ อย่าสร้าง F-Tile PMA/FEC FPGA IP ที่มีความกว้าง PMA = 16 เมื่ออยู่ในโหมดความกว้างคู่

สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการกําหนดค่าที่รองรับ โปรดดูคู่มือผู้ใช้ F-Tile Architecture และ PMA และ FEC Direct PHY IP