เมื่อรันตัวอย่างการออกแบบ O-RAN FPGA IP สําหรับ 25G Ethernet Hard IP บนฮาร์ดแวร์ ข้อผิดพลาดจะเห็นได้ในหน้าต่างคอนโซลระบบ:
0x00000001 ข้อผิดพลาดเฟรม Rx
ปัญหานี้เกิดขึ้นเมื่อสคริปต์ oran_agilex.tcl เกิดขึ้นโดยไม่มีข้อผิดพลาดใดๆ คําสั่ง chkphy_status ออกให้ ความถี่สัญญาณนาฬิกาได้รับการตั้งค่าอย่างถูกต้องและความถี่ RX ถูกล็อคตามที่คาดไว้ อย่างไรก็ตาม จะพบข้อผิดพลาดของเฟรม
เพื่อหลีกเลี่ยงปัญหานี้ สร้าง IP อีเธอร์เน็ตโดยใช้ RS-FEC (528,514) แทนที่จะใช้ Firecode คอมไพล์การออกแบบใหม่ ตั้งโปรแกรม FPGA ด้วยไฟล์ที่สร้างขึ้นใหม่และทําตามขั้นตอนตามที่ระบุไว้ในคู่มือผู้ใช้ ไม่ควรพบข้อผิดพลาดเฟรม RX ในการเปลี่ยนแปลงเหล่านี้