ID บทความ: 000092261 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 16/08/2023

ทําไมจึงต้องฝ่าฝืนความกว้างพัลส์ขั้นต่ําเมื่อใช้อุปกรณ์ Intel® Stratix® 10 หรือ Intel Agilex® 7 FPGA เฉพาะ REFCLK_GXB พินเพื่อนาฬิการวม IOPLL

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® IOPLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition คุณอาจเห็นการละเมิดความกว้างพัลส์ขั้นต่ําบน pll refclk pin ของคุณเมื่อใช้พิน REFCLK_GXB เฉพาะเพื่อนาฬิกา รวม IOPLL

    เป้าหมายสําหรับการละเมิดความกว้างพัลส์ขั้นต่ําโดยทั่วไปจะเป็น <ชื่อพิน refclk>~ inputFITTER_INSERTED_FITTER_INSERTED~ fpll_c0_div

    ความละเอียด

    เพื่อหลีกเลี่ยงข้อผิดพลาด ให้ เพิ่ม ข้อจํากัดด้านการออกแบบของ Synopsys* ของไฟล์ (.sdc):

    disable_min_pulse_width [ชื่อพิน get_cells <refclk>~inputFITTER_INSERTED_FITTER_INSERTED]

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA
    เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้