ทําไมโหมด lock-to-reference (LTR) ถึงไม่ทํางานสําหรับ F-Tile PMA/FEC Direct PHY Intel® FPGA IP

เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 23.1 และรุ่นก่อนหน้า ไม่สามารถเปิดใช้งานโหมด Lock-to-reference (LTR) สําหรับ Intel® FPGA IP F-Tile PMA/FEC Direct PHY

ไม่มีการแก้ไขปัญหาสําหรับ FGT ประเภท PMA ที่ใช้ PAM4 และ PMA type FHT ที่ใช้ PAM4/NRZ
อย่างไรก็ตาม มีการแก้ไขปัญหาสําหรับประเภท Physical Medium Attachment (PMA) FGT ที่มี nonreturn-to-zero (NRZ) เพื่อหลีกเลี่ยงปัญหานี้ในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 23.1 และรุ่นก่อนหน้า

ขั้นตอนต่อไปนี้คือตัวอย่างการออกแบบเลนสัญญาณ:

1. เพิ่มการกําหนด QSF ต่อไปนี้ในไฟล์ project .qsf:

• set_instance_assignment -ชื่อ HSSI_PARAMETER "flux_mode=FLUX_MODE_BYPASS" -to rx_serial_data[0] -entity top

• set_instance_assignment -name HSSI_PARAMETER "flux_mode=FLUX_MODE_BYPASS" -to tx_serial_data[0] -entity top

• set_instance_assignment -name HSSI_PARAMETER "engineered_link_mode=ENABLE" -to rx_serial_data[0] -entity top

• set_instance_assignment -name HSSI_PARAMETER "engineered_link_mode=ENABLE" -to tx_serial_data[0] -entity top

• set_instance_assignment -name HSSI_PARAMETER "rx_adapt_mode=RX_ADAPT_MODE_STATIC_EQ" -to rx_serial_data[0] -entity top

หมายเหตุ: เปลี่ยน "rx_serial_data[0]" ด้วยสัญญาณตัวรับของการออกแบบของคุณ

ใส่ "tx_serial_data[0]" ด้วยตัวส่งสัญญาณของการออกแบบของคุณ

แทนที่ "ด้านบน" ด้วยชื่อเอนทิตีระดับบนสุดของการออกแบบของคุณ

สําหรับการออกแบบหลายเลนคุณควรมีการกําหนด 5 ข้างต้นสําหรับทุกเลน

2. คอมไพล์ใหม่ และโปรแกรมการออกแบบของคุณของ

3. ผ่านพาธข้อมูล Avalon®อินเทอร์เฟซที่แมปหน่วยความจํา เขียน รีจิสเตอร์ CSR rx_ignore_locked2data 0x818[0] ด้วยค่า 1'b1

4.rx_reset Assert

5.ผ่านอินเทอร์เฟซ PMA Avalon หน่วยความจําที่แมป เขียน รีจิสเตอร์ต่อไปนี้ด้วยค่า 1'b1:

• 0x41680[28]

• 0x41680[24]

• 0x41580[31]

• 0x41580[30]

6.de-assert rx_reset

ปัญหานี้จะได้รับการแก้ไขในรุ่นอนาคตของซอฟต์แวร์ Intel® Quartus® Prime Pro Edition