ID บทความ: 000092062 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 18/10/2022

ทําไมประสิทธิภาพลดลงในการปรับปรุงการปรับใช้การกําหนดค่าบางส่วนใหม่เมื่อเปรียบเทียบกับการปรับปรุงฐาน

สิ่งแวดล้อม

    ซอฟต์แวร์การออกแบบ Intel® Quartus® Prime
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

คุณอาจเห็นการลดลงของประสิทธิภาพในการปรับปรุงการใช้งานการกําหนดค่าใหม่บางส่วน (PR) เมื่อเปรียบเทียบกับการปรับปรุงฐาน เนื่องจากในการปรับปรุงการปรับใช้ PR การจัดวางและการกําหนดเส้นทางจะได้รับการแก้ไขในภูมิภาคแบบคงที่ ซึ่งส่งผลต่อความยืดหยุ่นในการจัดวางและการกําหนดเส้นทางในภูมิภาค PR

ความละเอียด

หากต้องการลดการลดลงของประสิทธิภาพในการปรับปรุงการใช้งาน PR ให้ทําตามขั้นตอนเหล่านี้:

  1. ตรวจสอบให้แน่ใจ ว่าทรัพยากรต่อพ่วงถูกวางไว้ใกล้กับตรรกะที่เกี่ยวข้อง
  2. ลด จํานวนสัญญาณระหว่างทรัพยากรต่อพ่วงที่ข้ามภูมิภาค PR
  3. สําหรับสัญญาณที่เหลืออยู่:
    • เพิ่ม การลงทะเบียนไปป์ไลน์ที่เพียงพอ
    • สร้าง แผนชั้นสําหรับตรรกะการเชื่อมต่อระหว่างภูมิภาคที่ข้ามภูมิภาค PR เพื่อให้ทํางานตามขอบเขตของ PR เหมือนช่องสัญญาณ
  4. ล็อก สาย-LUT พอร์ตขอบเขต PR (ต่อท้าย ~IPORT/~OPORT) ที่ด้านข้างของภูมิภาค PR ที่เชื่อมต่อกับภูมิภาคแบบคงที่ และตรวจสอบให้แน่ใจว่าอยู่ใกล้กับขอบเขตของภูมิภาค PR

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7
Intel® Arria® 10 FPGA และ SoC FPGA
Intel® Cyclone® 10 FPGA
Intel® Stratix® 10 FPGA และ SoC FPGA

1

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้