ID บทความ: 000091918 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 15/08/2023

ทําไม 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® Stratix® 10 FPGA IP ตรงตามข้อกําหนดของ PCS ส่งไดอะแกรม group-state code ที่เขียนไว้ในย่อหน้าที่ 36 ของ IEEE 802.3 เมื่อส่ง /I2/ Ordered Set

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาใน PHY อีเธอร์เน็ตหลายอัตรา 1G/2.5G/5G/10G Intel® Stratix® 10 FPGA IP คุณอาจเห็นการรันชุดที่สั่งซื้อ /I2/ ความแตกต่างที่ทํางานไม่ถูกต้องในโหมด 1GbE

    ตามมาตรฐาน IEEE 802.3 ย่อหน้าที่ 36 , /I2/ ชุดที่สั่งควรเป็น /K28.5-/D16.2+/ ในระหว่างระยะเวลา IDLE

    อย่างไรก็ตาม PHY Multi-rate Ethernet PHY Intel® Stratix® 10 FPGA 1G/2.5G/5G/10G/10G อาจสร้างความแตกต่างในการรันแบบย้อนกลับของ /I2/ Ordered Set ซึ่งคือ /K28.5+/D16.2-/

    ความละเอียด

    มีโปรแกรมแก้ไขสําหรับแก้ไขปัญหานี้สําหรับ Intel® Quartus® Prime Pro Edition Software เวอร์ชัน 21.2

    ดาวน์โหลด และ ติดตั้ง Patch 0.45 จากลิงค์ต่อไปนี้:

    ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วย Intel® Quartus®ซอฟต์แวร์ Prime Pro Edition เวอร์ชัน 22.3

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

    Intel® Stratix® 10 MX FPGA
    Intel® Stratix® 10 SX SoC FPGA
    Intel® Stratix® 10 TX FPGA
    Intel® Stratix® 10 GX FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้