เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 22.2 และก่อนหน้า คุณอาจเห็นข้อผิดพลาดภายในนี้ระหว่างการคอมไพล์การออกแบบ FPGA Intel Agilex® 7 ที่รวมถึง Intel® FPGA IP LVDS SERDES ข้อผิดพลาดนี้เกิดขึ้นเมื่ออัตราข้อมูลสําหรับบล็อก RX และ TX ไม่เหมือนกัน
หากต้องการแก้ไขปัญหานี้ ให้ เปลี่ยน อัตราข้อมูลของบล็อก RX และ TX เพื่อให้ทั้งสองอย่างเหมือนกัน
ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 22.3