ID บทความ: 000091822 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 16/08/2023

ข้อผิดพลาดภายใน: ระบบย่อย: U2B2_CDB, ไฟล์: /quartus/db/u2b2/u2b2_nd_io48tile_config_creator_module.cpp, บรรทัด: 12265

สิ่งแวดล้อม

    Intel® Quartus® Prime Pro Edition
    IP เอฟพีจีเอ Intel® IOPLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 22.2 หรือรุ่นก่อนหน้า คุณอาจเห็นข้อผิดพลาดภายในนี้เมื่อรวบรวมการออกแบบที่เป้าหมายไปยังตระกูลอุปกรณ์ Intel® Stratix® 10

ข้อผิดพลาดเกิดขึ้นในการออกแบบที่มี Intel® FPGA IP IOPLL ที่กําหนดมาตรฐาน LVDS I/O refclk และพอร์ต extclk_out ถูกกําหนดมาตรฐาน Differential 1.2-V SSTL I/O

ความละเอียด

เพื่อหลีกเลี่ยงข้อผิดพลาดนี้ ให้เปลี่ยนมาตรฐาน I/O ของพอร์ต extclk_out เป็น LVDS เป็น LVDS แบบ Differential 1.2-V SSTL เป็นมาตรฐาน I/O ที่ไม่รองรับสําหรับพอร์ต extclk_out

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Intel® Stratix® 10 FPGA และ SoC FPGA

1

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้