ID บทความ: 000091750 ประเภทข้อมูล: การเชื่อมต่อ การตรวจสอบครั้งล่าสุด: 15/05/2023

ทําไมพิน IO_PLL_REFCLK จึงถูกลบในหลักเกณฑ์การเชื่อมต่อพิน Intel Agilex® FPGA

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ในแนวทางการเชื่อมต่อพิน Intel Agilex® FPGA และไฟล์พินเอาต์จากซอฟต์แวร์ Intel® Quartus® Prime คุณจะสังเกตเห็น IO_PLL_REFCLK_[12A,12C,13A,13C]_GXF แล้ว

ความละเอียด

นี่เป็นเพราะการใช้ซอฟต์แวร์ Intel® Quartus® Prime ที่ใช้ Ip ภายในของ Intel® Intel แนะนําให้คุณเชื่อมต่อพินนี้เข้ากับพื้นผ่านตัวต้านทาน 0 Ohm

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้