ID บทความ: 000091740 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 04/08/2022

ทําไมการคอมไพล์ Intel® Quartus® Prime Pro ล้มเหลวระหว่างขั้นตอนการวิเคราะห์ & การสังเคราะห์เมื่อไม่มีชุดการพัฒนาถูกเลือกในตัวอย่างการออกแบบ F-tile SDI II Intel® FPGA IPที่เปิดใช้งาน AXIS-VVP เต็มรูปแบบ

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • อินเตอร์เฟซ
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 22.2 ข้อความแสดงข้อผิดพลาดต่อไปนี้ปรากฏขึ้นในระหว่างการคอมไพล์ Intel® Quartus® Prime Pro เมื่อสร้างการออกแบบตัวอย่าง F-tile SDI II Intel® FPGA IPที่มีการเปิดใช้งาน AXIS-VVP เต็มและไม่มีชุดพัฒนาถูกเลือก:

    • ข้อผิดพลาด(20521): การรวมอินพุตของaxi4s_clk_iopll_inst|axi4s_clk_iopll|tennm_pll IOPLL ขับเคลื่อนด้วยแหล่งข้อมูลที่ผิดกฎหมาย: พินเสมือน แหล่งข้อมูลของ IOPLL refclk ต้องเป็น IOPLL อื่นหรือพินอินพุต Refclk เฉพาะ
    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ เมื่อเลือกไม่มีชุดพัฒนาในตัวอย่างการออกแบบ F-tile SDI II Intel® FPGA IPที่เปิดใช้งาน AXIS-VVP เต็มบรรทัดความคิดเห็น ในการตั้งค่าไฟล์การตั้งค่าIntel® Quartus® (QSF) และคอมไพล์การออกแบบใหม่ ปัญหานี้มีกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    เอฟพีจีเอ Intel® Agilex™ และเอฟพีจีเอ SoC

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้