ID บทความ: 000091740 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 16/08/2023

ทําไมการคอมไพล์ Intel® Quartus® Prime Pro ล้มเหลวในระหว่างขั้นตอนการวิเคราะห์ &Synthesis เมื่อเลือกไม่มีชุดพัฒนาในตัวอย่างการออกแบบ F-tile SDI II Intel® FPGA IP พร้อมเปิดใช้งาน AXIS-VVP Full

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • อินเตอร์เฟซ
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 22.2 ข้อความแสดงข้อผิดพลาดต่อไปนี้จะปรากฏระหว่างการคอมไพล์ Intel® Quartus® Prime Pro เมื่อสร้างการออกแบบตัวอย่าง F-tile SDI II Intel® FPGA IP พร้อม AXIS-VVP Full enabled และ No Development Kit ถูกเลือก:

    • ข้อผิดพลาด(20521): การรวมอินพุตใหม่ของ IOPLL axi4s_clk_iopll_inst|axi4s_clk_iopll|tennm_pll ถูกขับเคลื่อนโดยแหล่งที่ไม่ถูกต้อง: พินเสมือน แหล่งที่มาของ IOPLL refclk ต้องเป็น IOPLL อื่น หรือพินอินพุต refclk เฉพาะ
    ความละเอียด

    หากต้องการหลีกเลี่ยงปัญหานี้ เมื่อเลือกไม่มีชุดพัฒนาใน F-tile SDI II Intel® FPGA IP Design Example พร้อมเปิดใช้งาน AXIS-VVP Full line <set_instance_assignment -name VIRTUAL_PIN ON -to clk_3a_gpio_p_2> ในการตั้งค่าไฟล์การตั้งค่า Intel® Quartus® (QSF) และคอมไพล์การออกแบบใหม่

    ปัญหานี้ถูกกําหนดให้ได้รับการแก้ไขในรุ่นอนาคตของซอฟต์แวร์ Intel® Quartus® Prime Pro Edition

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้