ID บทความ: 000091595 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 09/05/2023

ทําไมการจําลองตัวอย่างการออกแบบ F-Tile JESD204C Intel Agilex® 7 FPGA IP ล้มเหลวโดยมีการเชื่อมต่อสัญญาณ rx_gb_underflow_err?

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • ซอฟต์แวร์ ModelSim*-เอฟพีจีเอ Intel® Edition
  • Questa*-เอฟพีจีเอ Intel® Edition
  • IP เอฟพีจีเอ Intel® JESD204B
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาใน ModelSim*-Intel® FPGA Edition 2021.4 และ Questa* Intel® FPGA Edition 2022.1 ความแตกต่างของความถี่ rx_phy_clk นําไปสู่ rx_gb_underflow_err สัญญาณที่ถูกระบุ
    ปัญหานี้เกิดขึ้นเฉพาะในตัวแปรต่อไปนี้:
    L = 16, M = 8, F = 2, อัตราข้อมูล/L = 32000.00000Mbps, FCLK_MULP = 1, WIDTH_MULP = 4

    ความละเอียด

    ปัญหานี้มีผลต่อ IP ซอฟต์แวร์ Intel® Quartus® Prime เวอร์ชั่น 22.2 และ 22.3

    วิธีแก้ไขปัญหานี้:

    สําหรับ ModelSim* ให้เรียกใช้การจําลองโดยใช้ v2022.1 แทน v2021.4
    สําหรับ Questa* ให้เรียกใช้การจําลองโดยใช้ v2021.3 แทน v2022.1

    ปัญหานี้ได้รับการแก้ไขใน ModelSim* Intel® FPGA Edition และ Questa* Intel® FPGA Edition 22.4

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้