ID บทความ: 000091532 ประเภทข้อมูล: ข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 11/01/2023

ทําไม F-tile Ethernet Multirate Intel® FPGA IPมีการละเมิดเวลาในโดเมน i_reconfig_clk

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • อินเตอร์เฟซ
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 22.2 ทําให้Intel® FPGA IP F-tile Ethernet Multirate สามารถละเมิดเวลาในโดเมน i_reconfig_clk ได้

    การละเมิดเหล่านี้ตามที่แสดงไว้ในข้อจํากัดการออกแบบของ Synopsys ( โดยทั่วไปแล้ว SDC) จะเห็นรายงานการกําหนดเวลาด้วยพาธ "To Node" ที่มี "pld_avmm2_clk_rowclk.reg" และมีลักษณะคล้ายกับรูปแบบต่อไปนี้:
    eth_f_dr_top_wrapper_auto_tiles|z1577a_x0_y0_n0|avmm2_21~maib_ss_lib/x0/u23_2/pld_avmm2_clk_rowclk.reg

    ความละเอียด

    ในการแก้ไขปัญหานี้ ให้คอมไพล์การออกแบบที่มีหลายเริ่มต้นจนกว่าจะพบข้อมูลเริ่มต้น
    ปัญหานี้มีกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition ในอนาคต
     

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    เอฟพีจีเอ Intel® Agilex™ และเอฟพีจีเอ SoC

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้