ID บทความ: 000091371 ประเภทข้อมูล: ข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 22/08/2023

ทําไมฉันถึงเห็นลิงก์ปัญหาเมื่อใช้ตัวแปร F-Tile Serial Lite IV Intel® FPGA IP FHT PMA ที่ NRZ F50G และ PAM4 F100G

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • อินเตอร์เฟซ
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 22.2 คุณอาจพบปัญหาการเชื่อมต่อเมื่อใช้ F-Tile Serial Lite IV Intel® FPGA IP รุ่น FHT PMA ที่ NRZ F50G และ PAM4 F100G เมื่อรันคอนโซลระบบตัวอย่างการออกแบบ TCL

    ความละเอียด

    เพื่อหลีกเลี่ยงปัญหานี้ในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 22.2 หลังจากสร้างตัวอย่างการออกแบบ F-Tile Serial Lite IV Intel® FPGA IP ให้แทนที่นิพจน์การคํานวณเลนดังที่แสดงด้านล่างในไฟล์ ed_hwtest/system_console/sliv_ftile.tcl

    FHT NRZ 48G-58G:

    wait_for_pcs_ready Proc { }

    ...

    ไลน์ 201 : ชุด actual_lane ชุด →actual_lane $lanes ชุด actual_lane [expr $lanes >> 1]

    ...

    }

    sl4_link_init_int_lpbk proc {val} {

    ...

    ไลน์ 1071 : ชุด→ชุด real_lanes $lanes real_lanes [expr $lanes >> 1]

    ...

    }

    FHT PAM4 96G-116G:

    wait_for_pcs_ready Proc { }

    ...

    สาย 199: ชุด actual_lane [expr $lanes >> 1] ชุด→ actual_lane [expr $lanes >> 2]

    ...

    }

    sl4_link_init_int_lpbk proc {val} {

    ...

    สาย 1068: ชุด real_lanes [expr $lanes >> 1] ชุด→ real_lanes [expr $lanes >> 2]

    ...

    }

    ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วย Intel® Quartus®ซอฟต์แวร์ Prime Pro Edition เวอร์ชัน 22.3

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    เอฟพีจีเอ Intel® Agilex™ และเอฟพีจีเอ SoC

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้