ทําไมการตั้งค่าอัตราข้อมูลใน Serial Lite IV IP ไม่ถูกต้องเมื่อสร้าง Intel® FPGA IP แบบอนุกรม F-Tile Lite IV บน Windows

เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 22.1 และรุ่นก่อนหน้า คุณอาจเห็นอัตราข้อมูลที่ไม่ถูกต้องถูกตั้งค่าไว้ใน Serial Lite IV IP ในขณะที่สร้าง Intel® FPGA IP F-Tile Serial Lite IV บน Windows

คุณสามารถตรวจสอบได้ด้วยพารามิเตอร์ 'EHIP_DATA_RATE' ในไฟล์ที่สร้างต่อไปนี้:

• <ip_name>\sl4_f_500\synth\hip\sl4_hip_<ip_name>_sl4_f_500_***.sv
• <ip_name>\sl4_f_500\synth\hip\ sl4_hip_bb_<ip_name>_sl4_f_500_***.sv

นี่อาจทําให้เกิดข้อผิดพลาดการสร้างลอจิกการสนับสนุนเมื่อคอมไพล์การออกแบบรวมถึง F-Tile Serial Lite IV Intel FPGA IP

ปัญหานี้ไม่เกิดขึ้นบน Linux

มีโปรแกรมแก้ไขสําหรับแก้ไขปัญหานี้สําหรับ Intel Quartus Prime Pro Edition Software เวอร์ชัน 22.1 ดาวน์โหลด และ ติดตั้ง โปรแกรมแก้ไข 0.19 จากลิงค์ต่อไปนี้:

• โปรแกรมแก้ไข 0.19 สําหรับ Windows (quartus-22.1-0.19-windows.exe)
• Readme สําหรับ patch 0.19 (quartus-22.1-0.19-readme.txt)

ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วย Intel® Quartus®ซอฟต์แวร์ Prime Pro Edition เวอร์ชัน 22.3