ID บทความ: 000091357 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 16/08/2023

ทําไมการตั้งค่าอัตราข้อมูลใน Serial Lite IV IP ไม่ถูกต้องเมื่อสร้าง Intel® FPGA IP แบบอนุกรม F-Tile Lite IV บน Windows

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 22.1 และรุ่นก่อนหน้า คุณอาจเห็นอัตราข้อมูลที่ไม่ถูกต้องถูกตั้งค่าไว้ใน Serial Lite IV IP ในขณะที่สร้าง Intel® FPGA IP F-Tile Serial Lite IV บน Windows

    คุณสามารถตรวจสอบได้ด้วยพารามิเตอร์ 'EHIP_DATA_RATE' ในไฟล์ที่สร้างต่อไปนี้:

    • <ip_name>\sl4_f_500\synth\hip\sl4_hip_<ip_name>_sl4_f_500_***.sv
    • <ip_name>\sl4_f_500\synth\hip\ sl4_hip_bb_<ip_name>_sl4_f_500_***.sv

    นี่อาจทําให้เกิดข้อผิดพลาดการสร้างลอจิกการสนับสนุนเมื่อคอมไพล์การออกแบบรวมถึง F-Tile Serial Lite IV Intel FPGA IP

    ปัญหานี้ไม่เกิดขึ้นบน Linux

    ความละเอียด

    มีโปรแกรมแก้ไขสําหรับแก้ไขปัญหานี้สําหรับ Intel Quartus Prime Pro Edition Software เวอร์ชัน 22.1 ดาวน์โหลด และ ติดตั้ง โปรแกรมแก้ไข 0.19 จากลิงค์ต่อไปนี้:

    ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วย Intel® Quartus®ซอฟต์แวร์ Prime Pro Edition เวอร์ชัน 22.3

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7 I-ซีรีส์

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้