คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 22.2 E-Tile Hard IP สําหรับอีเธอร์เน็ต Intel® FPGA IP สร้างตัวอย่างการออกแบบด้วย QSYS ที่เลือกเนื่องจากโหมดสภาพแวดล้อมการออกแบบอาจล้มเหลวในการคอมไพล์และจําลองด้วยข้อความแสดงข้อผิดพลาดต่อไปนี้ คุณอาจพบความล้มเหลวในฮาร์ดแวร์สําหรับตัวอย่างการออกแบบโหมด QSYS ที่สามารถคอมไพล์ได้สําเร็จ ข้อความแสดงข้อผิดพลาดแตกต่างกันไปตามการตั้งค่า IP
ตัวอย่างข้อผิดพลาดการคอมไพล์ Intel® Quartus® Prime Pro และข้อความเตือน:
- ข้อผิดพลาด (13458): ข้อผิดพลาดในการกําหนดอย่างต่อเนื่อง Verilog HDL ที่ alt_ehipc3_hw.v(423): วัตถุ "o_sl_tx_ready_1" ทางด้านซ้ายของงานมอบหมายต้องมีประเภทเครือข่าย
- ข้อผิดพลาด (129001): พอร์ตอินพุต REFCLK บนอะตอม "iopll_sclk_todsync_inst|altera_iopll_0|stratix10_altera_iopll_i|s10_iopll.4teennm_pll" ซึ่งเป็นตัวขับเคลื่อน fourteennm_iopll ไม่ได้เชื่อมต่อและ/หรือกําหนดค่าอย่างถูกต้องตามกฎหมาย
- คําเตือน(16788): "i_clk_ref_0" สุทธิไม่มีไดรเวอร์ที่ alt_ehipc3_hw.v(260)
- คําเตือน(16788): "i_sl_clk_tx_0" สุทธิไม่มีไดรเวอร์ที่ alt_ehipc3_hw.v(272)
ตัวอย่างของข้อความแสดงข้อผิดพลาดการจําลอง:
- ข้อผิดพลาด (ระงับได้): ./basic_avl_tb_top.sv(175): (vopt-2912) พอร์ต 'i_clk_ref' ไม่พบในโมดูล 'ex_25G' (การเชื่อมต่อที่ 1)
- ข้อผิดพลาด (ระงับได้): ./basic_avl_tb_top.sv(196): (vopt-2912) พอร์ต 'i_sl_clk_tx' ไม่พบในโมดูล 'ex_25G' (การเชื่อมต่อที่ 3)
ความละเอียด
เพื่อหลีกเลี่ยงปัญหานี้ในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition v22.2 ให้สร้างตัวอย่างการออกแบบในโหมดสภาพแวดล้อมการออกแบบ NATIVE
ปัญหานี้ได้รับการแก้ไขในเวอร์ชัน 22.3 Intel® Quartus®ซอฟต์แวร์ Prime Pro Edition