ข้อผิดพลาด (13452): ข้อผิดพลาด Verilog HDL Module Instantiation: โมดูล "altera_emif_arch_nd_bufs" ไม่มีพารามิเตอร์ชื่อ "PORT_MEM_CK_BIDIR_WIDTH"

เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition v22.1 และก่อนหน้า คุณอาจเห็นข้อผิดพลาดนี้หลังจากอัปเกรดอินเทอร์เฟซหน่วยความจําภายนอกIntel® Stratix® 10 FPGAคอร์ IP จากเวอร์ชั่นซอฟต์แวร์ Intel® Quartus® Prime Pro Edition ก่อนหน้า

ข้อผิดพลาดเกิดขึ้นเมื่อการออกแบบมีมากกว่าหนึ่งอินสแตนซ์ของอินเทอร์เฟซหน่วยความจําภายนอกIntel® Stratix® 10 FPGAแกน IP และยังไม่ได้รับการอัปเกรดเป็นซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชันเดียวกัน

เพื่อแก้ไขปัญหานี้ ให้อัปเกรดอินสแตนซ์ทั้งหมดของอินเทอร์เฟซหน่วยความจําภายนอกIntel® Stratix® 10 FPGAแกน IP เป็นซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชันเดียวกัน
ปัญหานี้มีกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition ในอนาคต