ID บทความ: 000091063 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 10/06/2025

ข้อผิดพลาด (13452): ข้อผิดพลาดการสร้างอินสแตนซ์โมดูล Verilog HDL: โมดูล "altera_emif_arch_nd_bufs" ไม่มีพารามิเตอร์ชื่อ "PORT_MEM_CK_BIDIR_WIDTH"

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® Stratix® 10 อินเทอร์เฟซหน่วยความจำภายนอก
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition v22.1 และรุ่นก่อนหน้า คุณอาจเห็นข้อผิดพลาดนี้หลังจากอัปเกรดอินเทอร์เฟซหน่วยความจําภายนอก Stratix®คอร์ IP 10 FPGA จากซอฟต์แวร์ Quartus® Prime Pro Edition รุ่นก่อน

    ข้อผิดพลาดเกิดขึ้นเมื่อการออกแบบมีอินเทอร์เฟซหน่วยความจําภายนอกมากกว่าหนึ่งอินสแตนซ์ Stratix® 10 FPGA คอร์ IP และไม่ได้อัปเกรดเป็นซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชันเดียวกัน

    ความละเอียด

    เพื่อหลีกเลี่ยงปัญหานี้ อัปเกรดอินสแตนซ์ทั้งหมดของอินเทอร์เฟซหน่วยความจําภายนอก Stratix®คอร์ IP FPGA 10 เป็นซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชันเดียวกัน

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้