ตามที่ระบุไว้ในตารางที่ 34 การจําลองที่รองรับสําหรับ MCDMA IP P-Tile ของ Intel® FPGA IP DMA หลายแชนเนลสําหรับคู่มือผู้ใช้ตัวอย่างการออกแบบ PCI Express, ไม่รองรับการจําลอง Cadence Xcelium หากมีการพยายามจําลองการกําหนดค่า IP นี้โดยใช้ Cadence Xcelium จะเห็นข้อผิดพลาดต่อไปนี้:
$>/xcelium_setup.sh
~~~~~
xmelab: *W,DSEMEL: การออกแบบ SystemVerilog นี้จะถูกจําลองตามความหมายของแบบจําลอง SystemVerilog IEEE 1800-2009 ใช้ตัวเลือก -disable_sem2009 เพื่อปิดความหมายของการจําลอง SV 2009
xmelab: *F, CUMSTS: คําสั่งมาตราส่วนเวลาขาดหายไปในโมดูลตั้งแต่หนึ่งโมดูลขึ้นไป
xmsim: 20.03-s005: (c) ลิขสิทธิ์ 1995-2020 Cadence Design Systems, Inc.
xmsim: *F,NOSNAP: สแนปช็อต 'pcie_ed_tb.pcie_ed_tb' ไม่มีอยู่ในไลบรารี
การรองรับการจําลอง Cadence Xcelium ของการกําหนดค่า IP นี้มีการวางแผนสําหรับการเปิดตัวซอฟต์แวร์ Intel® Quartus® Prime Pro Edition ในอนาคต
หากต้องการแก้ไขปัญหานี้กับรุ่น IP ที่มีอยู่ โปรดตรวจสอบ ว่า มีการใช้โปรแกรมจําลองที่รองรับ